假如我们把Intel 1982年生产的286处理器和目前最新款智能手机所用的处理器的显微图片放在一起，你会发现尽管两者从内容上看非常相似，但后者从晶体管尺寸上看要比前 者小100倍左右。但传统的晶体管架构发展到今日已经接近微缩的极限。在22nm及更高级制程节点上（也许未来10年内就会看到这样的产品），二维的平面 型晶体管结构很可能会成为历史。为了继续能提供高速，省电的产品，晶体管技术必须发生某些变革。目前人们考虑的思路主要有两大方向：一是改用三维立体型晶体管结构，二是在平面型结构基础上继续改良。
(左至右)：GlobalFoundries代表Witek Maszara ; IBM代表Ghavam Shahidi ; 意法半导体代表Thomas Skotnicki和三星代表DK Sohn
最近我参加了一个由应用半导体公司在旧金山举办的会议，会上来自IBM,GlobalFoundries,三星以及意法半导体等公司在内的技术专家就这两大方向进行了探讨。
眼下所用的平面型晶体管结构最大的问题就是漏电问题，漏电是造成电能浪费的主要根源所在。三维立体型晶体管则可以将管子的栅极分成多个部分（即多个栅极），这样便可以较好地抑制漏电问题。另外，三维立体型晶体管在尺寸上一般会比二维平面晶体管更高更窄，同等面积下可以集成更多数量的晶体管。
来自GlobalFoundries的技术大腕Witek Maszara在会上表示支持第一种方向，即改用三维立体型晶体管结构。他认为三维立体型晶体管的功耗密度最低，这样用作移动设备时的续航时间会更长，性能方面也可以">满足需求。IBM公司研发部门的Ghavam Shahidi也表示同意Maszara的意见，不过他认为三维立体型晶体管量产的难度太大，而且最终尺寸进一步微缩时仍然会受到漏电问题的影响，因此这种方案的长期可用性较为有限。
意法半导体公司高级设备部门的经理Thomas Skotnicki则进一步指出，三维立体型晶体管将不会是低功耗应用的首选方案，其理由是三维立体型晶体管中无法顺利使用体偏置（body bias）技术（即在管子关闭状态时向基体施加反偏电压，以减小漏电的设计），而体偏置技术本可用于降低晶体管关闭状态下的漏电流近一半的数额。
相比之下，IBM公司的Shahidi和意法半导体公司的Skotnicki则更看好增强型的平面型晶体管技术，这种技术既可克服目前的尺寸微缩瓶颈，又可以将现有的管子结构基本保持不变。这种技术的方案是将一层厚度极薄的硅晶体层覆盖在绝缘体上（硅层的厚度要比普通SOI要小得多），使晶体管具备全耗尽型沟道即FD-SOI（现有的商业化SOI产品则均为部分耗尽型即PD-SOI，即绝缘层上硅中的沟道区域仅占整个硅层的一小部分），这样便可极大减小漏电流，并显著提升管子的开关速度。
而三星公司研发部门的副总裁Dong Kyun Sohn则表示三星目前还在评估者两种方向各自的可行性，不过他表示最终获选的方案必须在设计便利性，成本，性能和尺寸微缩能力方面达到综合最优值。
高通公司负责管理公司半导体技术的副总裁Geoffrey Yeap则从不同的视点审视了这个问题。他认为对智能手机这类产品而言，只有综合权衡处理器，modem芯片以及软件等多方面会相互制约的因素的共同作用，才能设计出吸引用户的手机产品。因此对高通这样的纯设计公司而言，最好的方案应该是“全程参与芯片的共同设计”（holistic co-design），这样芯片设计公司的设计人员才有可能渗入手机芯片设计的方方面面，并确保自己的产品在性能和芯片尺寸方面达到最佳水平。
开发新的晶体管架构技术需要耗费大量的成本，这也是导致多数芯片公司宁可选择改进型晶体管结构，也不愿意采用变化较大的新设计方案的主要原因之一。高级三维立体型晶体管技术最终进行量产前，需要在技术开发方面耗费大量的开发时间和金钱。而FD-SOI技术则在结构方面与现有SOI晶体管非常相似，而且只需要采用现有的工艺技术便可以制造完成。当然FD-SOI方案也不是一点难度也没有，这种方案的难点主要在于如何保证绝缘层上硅层厚度的一致性，而FD-SOI结构要在300mm晶圆上控制好原子级厚度的绝缘层上硅层厚度的均一性难度较大。不过半导体业界总会想出办法来改进这个问题。
而与会的听众则大多数均表态支持FD-SOI技术，只有少数人投了三维立体型晶体管的票。有趣的是，有相当部分的听众认为传统的二维平面型晶体管仍可通过采用3D封装技术以及优化设计等手段来达到继续微缩尺寸的目的。
那么，10年之后晶体管技术的发展方向又在何方呢?这方面专家们更多谈论的主题在碳纳米管技术，纳米线技术和量子点技术等。显然，在苦苦追逐摩尔定律的过程中，我们会慢慢开始朝新的方向行进--至少从理论上讲是这样。
注：本文摘自应用半导体公司的官方博客
原文：appliedmaterials