完成自定义外设的硬件设计后，就需要编写软件来测试外设的设计是否正确了。
在这之前首先要弄清楚Nios II中的地址对齐，对Avalon slave来说，有两种地址对齐方式：动态地址对齐和静态地址对齐。
动态地址对齐：动态地址对齐可以自动适应和Avalon master端口宽度不同的器件，而同时保持地址增长的方式是以字节为单位增长的方式。匹配不同端口宽度的master和slave时使用动态地址对齐方式可以得到一个连续的存贮器空间。但动态地址对齐在读操作的时候有附作用。当一个32位Nios II core读一个8位宽的slave时，物理会产生4次8位的读操作，而读一个16位宽的slave时，则要产生2次的读操作。大部分寄存器类型的外设不能容忍这种附作用，所以动态地址对齐一般不适合用于寄存器外设，主要用于存贮器。如果外部存贮器的宽度大于8位时，比如16位或32位，则必然有字节使能信号，以便进行字节粒度的写操作。所以在为这些存贮器做接口的时候，如果采用动态地址对齐的方式，则一定要连接字节使能信号。
静态地址对齐：静态地址对齐的地址增长单位是Avalon master的端口宽度，每次读写都只对应一次操作没有什么附作用。但在匹配不同端口宽度的master和slave时，地址不能自动调整，某些地址没有相应的物理实体和它对应。当一个32位的Nios II core读一个8位宽的slave时，其获得的32位数据低8位从slave获取，而高24位则没有定义。同样，当它读16宽的slave时，其获得的32位数据低16位从slave获取，而高16位则没有定义。当Nios II core想继续读下一个8位（或16位）时，则需要增长字节地址4。除非你一定需要一个连续的地址空间，否则使用静态地址对齐方式是比较保险的方式。
在刚调试期间遇到这样一个问题：用IOWR(KEYBOARD_BASE,2,0);清楚irq中断信号，在用SignalTap II逻辑分析仪始终抓不到write信号，一直保持低电平，后来用IOWR(KEYBOARD_BASE,0,0)就能抓到write信号了。我想一定是地址对齐的问题，然后打开SOPC Builder，准备地址对齐对齐方式，可是始终没有看到那一项，以前6.0版本是有这个选项的。折腾了我一天，后来只好硬着头皮看Altera官方文档，终于找到答案了。
于是决定找到源文件，改代码，在生成的key_hw.tcl中
#set_interface_property avalon_slave addressAlignment DYNAMIC
set_interface_property avalon_slave addressAlignment NATIVE
注释掉DYNAMIC，改成NATIVE。
重新编译，问题就不服存在了，用SignalTap II成功到捕捉write信号