2.3 后端半定制设计方法
后端半定制设计流程可以称为自动布局布线阶段（APR），该阶段中APR设计者对所需物理库的设计细节是透明的，只需要熟练应用后端全定制环节提供的库单元来完成达到时序，面积等设计标准要求的芯片组装过程。
后端半定制设计是基于现有单元物理库及先进的布局布线EDA工具的设计，由于在设计中占主要部分的标准单元库（standard cell library）里各个单元的高度相等，宽度不限，单元中的电源、地线及输入输出端口位置都有特殊的规定，使得单元与单元连接时变得简单、有条理，布局也有规律，从而本来很复杂、工作量很大的物理实现过程变得相对简单、容易，并且带有很强的规律性。
由于所需的物理库数据可以直接来自Foundry厂及IP库厂家，后端半定制设计流程就可完成整个IC设计的物理实现，大大降低了IC设计过程的门槛。
2.3.1 后端半定制设计流程介绍
后端半定制设计流程主要分为以下步骤，如图2-10所示。
1）数据导入。后端设计所需的设计数据主要包括前端设计后经过综合生成的门级网表、具有时序约束和时钟定义的SDC约束文件、物理设计单元库数据。
2）布局规划（Floorplan）。该阶段完成设计中I/O Pad、宏单元的物理布局、标准单元布局约束和电源网络布局实现。I/O Pad预先留出位置，而宏单元则主要根据时序要求进行摆放，标准单元则定义特定的区域范围由工具根据布局约束信息自动摆放，电源网络布局完成芯片工作时所需要的合理供电网络。
3）单元放置（Placement）。布局规划后，宏单元、I/O Pad的位置和放置标准单元的约束区域都已确定，APR工具根据网表和时序约束信息进行自动放置标准单元工作。
4）时钟树综合（Clock Tree Synthesis）。该阶段用于实现芯片中的时钟树。芯片中的时钟需要驱动设计中所有的时序单元，时钟网络及其使用的缓冲器构成了物理上的时钟树。
5）全局与细节布线（Global & Detail Route）。布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元模块的输入输出端口用互连线连接起来。
6）电压衰减分析（IR-drop&EM）。布线完成后，设计数据就基本确定了，对整个设计进行功耗及电压降分析就更加精确，因此通过电压降分析评估电源网络是否达到设计要求。
7）时序验证与ECO。通过ECO对电路和单元布局进行小范围改动来满足功能和时序要求。
8）功能等价性检查。布局布线过程需要根据物理情况修改门级网表，所以通过等价性检查这个过程来确认最终的网表与前端提供的初始网表功能上是否一致。
9）物理验证。物理验证中主要包括DRC和LVS两大部分，DRC是对芯片版图中的各层物理图形进行设计规则检查，保证满足流片要求。LVS保证物理验证流片出来的物理版图和实际设计的电路图一致。
10）流片（Tapeout）。在所有检查和验证都准确无误的情况下，把最终的版图GDSⅡ文件传递给流片厂进行掩膜制造。
2.3.2 主流后端半定制设计工具介绍
在后端半定制设计流程中，对不同设计阶段需要用到多种相对应的EDA工具，比如布局布线工具、时序分析工具、物理验证工具和寄生参数提取工具等，这些工具对设计来讲至关重要。后端半定制设计中常用的工具主要是由Cadence、Synopsys和Mentor三大公司推出的。
2.3.2.1 主流布局布线工具
在后端半定制设计中，业界主要使用Cadence公司和synopsys公司的布局布线工具完成大部分后端物理的实现工作。
1.?Encounter Digital Implementation System
Cadence公司的Encounter Digital Implementation System是新一代高性能、高容量RTL-GDSII设计收敛解决方案，可以面向32nm以下的超大规模、超高性能/功耗的设计流程，独一无二地提供了业界第一个端到端并行处理的IC设计解决方案。作为一个综合的RTL-to-GDS设计平台，Encounter数字实现（EDI）系统提供了一个完整的流程：从RTL级代码的导入，到芯片的布局布线以及时序分析，再到最终GDS文件的生成。它提供了高质量的芯片设计手段，包括时序、面积、功耗方面的精确设计验证，注重信号完整性的布线以及对32nm以下设计而言，均至关重要的成品率和低功耗的最新设计能力等。目前Encounter数字实现（EDI）系统已成为数字系统设计布局布线中普遍应用的工具，同时工艺厂商也把Encounter数字实现（EDI）系统作为其推荐的主要使用工具之一。
Cadence公司的Encounter Digital Implementation System工具如图2-11所示。
2.?IC Compiler
IC Compiler是Synopsys新一代布局布线系统（Astro是前一代布局布线系统），通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，保证卓越的质量并缩短设计时间。IC Compiler的扩展物理综合（XPS）技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。IC Compiler采用基于TCL的统一架构，实现了创新并利用了Synopsys的若干优秀的核心技术。作为一套完整的布局布线设计系统，它包括实现下一代设计所必需的一切功能，例如物理综合、布局、布线、时序、信号完整性（SI）优化、低功耗、可测性设计（DFT）和良率优化等。ICC运行时间快、容量大、多工艺角/多模优化（MCMM）智能，而且具有改进的可预测性，可显著地提高设计人员的生产效率，同时支持45nm、32nm及以下技术的物理设计。IC Compiler正成为越来越多的市场领先的IC设计公司在各种应用和广泛硅技术中的理想选择。新版的重大技术创新将在其广泛应用中起到重要作用。
Synopsys公司的IC Compiler工具如图2-12所示。
2.3.2.2 主流时序分析工具
在后端半定制设计中，业界主要使用Cadence公司和Synopsys公司的时序分析工具完成大部分的后端时序分析工作。
1.?Encounter Timing System
Cadence公司的Encounter Timing System为客户提供了面向时序、信号完整性和功耗的统一视图和单一来源-从设计和物理实现，到最后的签收（Signoff）分析。它不仅满足了实现和签收分析的需要，前端设计团队还可以利用其全局时序调试功能，实现精确的根源分析和迅速的时序收敛，并且它还拥有着强大的图形用户界面。通过Encounter Timing System，数字IC设计师可以克服不断缩小的工艺节点带来的困难，缩短上市时间、提高效率，将和信号完整性分析应用到设计流程的各个方面，降低总生产成本。Cadence Encounter Timing System具备了CeltIC NDC领先的信号完整性（SI）分析和悲观剔除技术（Pessimism Removal）的全部优点，具备了达到签收质量的时序、延迟计算、电源完整性等功能，并且与Encounter Conformal技术紧密联结，在设计流程所有阶段得到全局、系统级的时序视图。其他功能包括关键路径模拟、spice追踪、电迁移分析、统计时序以及计算功耗优化与低功耗设计架构的能力。
Cadence公司的Encounter Timing System工具如图2-13所示。
2.?PrimeTime
Synopsys公司的PrimeTime是针对复杂、亿万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。PrimeTime强大的性能得益于在生成报告和基于标准延迟文件（SDF）的时序分析方面算法的改进。PrimeTime提供全芯片级的静态时序分析，同时整合延迟计算和先进的建模功能，以实现有效而又精确的时序认可。PrimeTime SI建立在成功流片验证过的PrimeTime平台之上，提供精确的串扰延迟分析、IR Drop（电压降落）分析和静态时序分析。PrimeTime业界领先的超快运行时间和处理容量让数亿万门的复杂设计一次流片成功，让设计者取得极快的进入市场时间。
Synopsys公司的PrimeTime工具如图2-14所示。
2.3.2.3 主流功耗分析工具
后端半定制设计中业界主要使用Cadence公司、Synopsys公司和Apache公司的功耗分析工具来完成大部分的后端功耗分析工作。
1.?Encounter Power System
Cadence公司的Encounter Power System在整个设计与实现流程中提供了一致的、收敛的功耗与电源轨道完整性分析——跨越布图规划、电源规划、物理实现、优化与签收。它不仅帮助前端逻辑设计师获得高质量的、简单与早期的功耗和电源轨道分析，而且帮助后端物理工程师实现全面的签收分析与晶片关联。.Encounter Power System建立于Si2通用功率格式（CPF）的基础之上，处于Cadence Low-Power Solution的核心地位，它提供了统一的界面和数据库，用于时序、信号完整性、功率分析和诊断，在这些领域实现设计，即正确的优化与签收。
Cadence公司的Encounter Power System工具如图2-15所示。
2.?PrimeRail
Synopsys公司的PrimeRail是一项全芯片的静态和动态电压降和电迁移（EM）分析解决方案。它拓展了Synopsys业界领先的Galaxy设计平台中用于电源网络分析验证（Sign-off）的解决方案。有了PrimeRail，Galaxy设计平台就能够提供对时序、信号完整性和电源网络电压降的全面解决方案。PrimeRail的分析和修复指导技术，使设计人员能够轻松地执行整个物理实现的电力联网核查。通过识别和修正电压降和电迁移问题，设计师可以在设计过程中消除昂贵的迭代后期。PrimeRail提供高精度、全芯片SoC静态和动态轨道分析，以加速设计收敛。Prime Rail最主要的功能是检测IR-Drop是否符合标准。业界一般分为将IR-Drop分析分成静态和动态两种。静态IR-Drop方案将晶体管或标准单元的开关电流近似成电源网络的恒流或直流电源，通过简化芯片的动态电源特性在更高的抽象级上分析IR-Drop的全局性影响；动态分析通过HSPICE模型引入了逻辑门的寄生参数和耦合电容，并考虑每次翻转电流的动态波形，侧重于局部IR-Drop影响。
Synopsys公司的PrimeRail工具如图2-16所示。
3.?RedHawk
Apache公司的RedHawk是来自Apache公司能处理超过上亿单元的大规模的设计，同时保持签署精度的行业标准动态电源完整性的解决方案。它分析同步开关噪声（内核、内存、I/O）、去耦电容（期望的与本征的）、片上和片外电感（封装）的影响。RedHawk开启了从RTL到门级、覆盖芯片、封装和系统的电源分析方法，并支持新兴的3D-IC/多晶圆的方案。RedHawk允许设计师搜寻和确认物理设计的弱点，自动修复电源噪声源，分析时序和信号抖动的动态压降的影响，验证电源和信号电迁移问题，验证的ESD保护的鲁棒性，为系统级分析提供电源输送网络模型，并允许建模、仿真和调试的3D-IC设计。RedHawk进行瞬间起峰和缓和提升的电流分析、多模式验证和超低功耗设计技术的智能开关优化，包括多个电压源、电源门控单元、衬底反偏、可关断存储单元和片上LDO（低压降）稳压器。RedHawk使设计者能够让他们的IC满足功率预算、电源传输完整性和电源噪声免疫的目标。
Apache公司的RedHawk工具如图2-17所示。
2.3.2.4 主流等价性检查工具（形式验证）
后端半定制设计中业界主要使用Cadence公司和Synopsys公司的等价性检查工具来完成大部分的后端等价性检查工作。
1.?Formality
Synopsys公司的Formality是一种等效性的检测工具，采用形式验证技术判断一个设计的两个版本在功能上是否等效。等效性检测是一种静态分析方法，无需测试向量即可快速而全面地完成验证。Formality具有一个流程化的图形界面和先进的调试功能，令设计者可以很快地检测出设计中的错误并将其隔离，这一功能可以大大缩短得到验证结果所需的时间。Formality业界领先的功能和性能使之成为设计团队的首选产品。Formality比设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中，用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期，在扫描链插入、时钟树综合、优化、人工网表编辑等之后，以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来，一个工程师可以在一天内运行多次验证，而不是一天或一周只完成一次动态仿真验证。
Synopsys公司的Formality工具如图2-18所示。
2.?Encounter Conformal Equivalence Checker
Cadence公司的Encounter Conformal Equivalence Checker无需使用测试向量，从RTL到布局实现精确的缺陷检测和纠正。验证复杂算法逻辑、定制内存和定制数字逻辑。通过使用高级晶体管提取技术和等价检查（GXL配置），确保RTL模型执行与在芯片中实现的对应晶体管电路的相同功能。Encounter Conformal Equivalence Checker使用自主开发的技术验证片上系统（SoC）从RTL到版图的设计。Encounter Conformal Equivalence Checker提供唯一完整的等效检查（Equivalence Check）解决方案，能够验证众多电路类型，包括复杂算术逻辑、数据流、存储器和定制逻辑，并可在低功耗下执行各项验证任务。
Cadence公司的Encounter Conformal Equivalence Checker工具界面如图2-19所示。
2.3.2.5 主流寄生参数提取工具
在后端半定制设计中，业界主要使用Cadence公司、Synopsys公司和Mentor公司的寄生参数提取工具来完成后端寄生参数的提取工作。寄生参数的提取工具与后端全定制设计工具中介绍的一致，这里不再重复说明。
2.3.2.6 主流物理验证工具
在后端半定制设计中，业界主要使用Synopsys公司和Mentor公司的物理验证工具来完成大部分的后端物理验证工作。物理验证工具与后端全定制设计工具中介绍的一致，这里不再重复说明。
2.3.3 后端半定制设计小结
所谓基于标准单元的设计是指把一些基本单元乃至具有相当复杂功能的模块预先完成设计，作为单元子模块存入EDA系统中，构成标准单元库。在设计时，从标准单元库调用所需的单元，排成若干行，行间留有布线通道进行布线。基于标准单元的ASIC设计有芯片面积利用率高、布通率高、芯片延时均衡性好的特点。相对于后端全定制设计，其设计周期短，适用于产品较为通用、应用范围较广、要求上市时间较快的ASIC设计。
应用标准单元库的ASIC设计方法为高层次系统设计带来了很大的方便，使得本来很复杂、工作量很大的系统设计变得相对简单、容易，并且带有很强的规律性。
但是使用标准单元进行设计存在两个问题：
1）对于一个很大的标准单元库，它也有不连续的缺点（包含单元数目有限），而且随着版图中互连线影响的加重，需要能够调整驱动尺寸的单元来优化电路性能和功耗。
2）逻辑门级的标准化，对设计随机逻辑的功能是非常有效的，但是对设计乘法器、数据通路、存储器或嵌入式微处理器等这些结构比较复杂、要求较高的电路，它的效率比较低。另外对模拟电路设计，使用标准单元无法实现。
综上所述，单一的应用基于标准单元设计方法进行ASIC设计并不是最有效的，一些特定要求下的设计就需要应用后端全定制方法进行设计。