芯片制造商们曾经对于ARM研究员Greg Yeric坚持遵循摩尔定律的想法加以嘲讽，因为这项工作既困难又充满风险。然而，如今他们已经开始对其加以研究。
ARM公司研究员的实践经验也对此给出了有力的佐证，工程师们一直在不遗余力地努力制作更小且速度更快的芯片。在本届ARM技术展会的主题演讲当中，Yeric对未来几年半导体方案表示乐观，不过他亦坦率地提到了未来将出现的挑战。
传统成本削减方案的效果将逐渐降低，这是因为很难再找到在降低功耗的同时提升性能的可行办法，Yeric在他的演讲中指出。工程师们需要着眼于更为广泛的新型材料领域，同时以更为高效的方式处理并管理整条供应链。
“我比很多人更有信心，我坚信现有技术已经足以将处理器制程压缩至3纳米，”Yeric曾在去年12月IEDM大会上谈到摩尔定律时表示。“制作3纳米芯片的选项很多，但还没人能弄清其到底能否生效。”
总体而言，各家芯片制造商“相对自信能够制造出5纳米节点，目前的现有工具已经有能力实现这样的目标，但3纳米则更为激进。”ARM公司芯片研究团队负责人Yeric指出，“我认为未来的一大核心议题在于，我们到底是在物理设计层面做出突破，还是彻底颠覆整体架构。”
目前这种对现有架构绝望的情绪正不断升温。这位ARM研究员早在几年前就发现，标准单元中存在很多未加利用的“死空间”。他提出，应该通过在晶体管的源极/漏极层面上旋转自对准栅极以实现单元体积的削减。其目标是在5纳米单元中仅创建两个FinFET与五条轨道，但其违反有源区设定的作法被部分芯片制造商评价为超出底线。
“我们之前并不需要对架构作出什么发动，但如今我们发现一切更为简单的答案都已经被应用于产品当中”，这意味着5内米制程将再无捷径可行，Yeric表示，“可靠性工程师们可能正在痛苦挣扎，因为可以想象这样的架构变动会带来拥有怎样规模与复杂性的难题。”
目前，工程师们正通过削减每个单元中的FinFET数量来缩小其体积。然而在5纳米层级上，他们恐怕仅能够将一个FinFET晶体管旋转在单一单元中，或者设计出一套全新纳米级别开关。目前得到认真考量的替代方案之一为垂直纳米线。
Yeric表示，“这套方案对于制造商而言具备可行性，我们已经将其引入了NAND闪存当中，但在芯片设计领域还有很多难题需要解决——我们需要重新设计电源轨道，因此二者的难度并不一致。”
从长远角度看，晶体管并不是问题。晶体管的设计思路还拥有充分的余量，Yeric指出，但真正的麻烦来自如何铺设更为细小且负责连接各晶体管的线路。
Yeric提出了一种降低标准单元“死空间”的方法
最终，工程师们期待能够转向一种全新的纳米技术。Yeric称，等离子体激元将是一种非常有前途但“尚处于极早期发展队友”的方案，其类似于“几年前的石墨烯。”
自旋电子则是另一种较为广泛的替代性研究成果，这一领域“拥有很多热情的研究人员，但尚未解决的问题同样很多，”他表示。“我还没有看到任何证据能够证明其速度较CMOS更快，但其能够将电压需求由伏降低至毫伏……我们确实需要一些能够在更低电压下实现开关的方案，”他补充道。
在时间更近的7到5纳米节点层面，“我最担心的是面对日益增长的线路电阻，我们要如何获得两位数级别的性能提升，”Yeric表示。
“如果大家设计32纳米制程，则通常不需要考虑电阻问题……（但现在）垂直电阻已经开始影响到电力传输……而且将制程界限设定在了7纳米，”他指出。
整体来说，“我们已经很难像过去那样实现25%的节点增量比例，”Yeric表示。如今的前沿设计方案发现，要让材料排列得更紧密以降低芯片尺寸，其性能也会同时受到影响。“换言之，迈过拐点之后性能反而开始出现倒退，”他表示。
因此，工艺工程师们必须将精力从压缩间距方面转移开来。相反，他们已经开始尝试使用其它技术，例如减少晶体管中的翅片数量以增加排列密度。
如果远紫外线光刻技术尚未准备好制造5纳米芯片，工程师们将利用与某些金属层加工相同的七步光刻法实现这一目标，Yeric指出。部分代工厂已经开始利用远紫外线对四步光刻晶片进行切割，这种方法无需配合高通量级别的光刻金属-1层即可实现，Yeric解释称。
与此同时，部分工具制造商正在实验以100纳米精度实现晶片与晶片间的接合。该项技术能够实现新的芯片堆叠形式，甚至允许设计师在两块芯片之间进行单元分割。然而，这套方案需要配合新型工具与新的EDA流程。
就本身而言，ARM公司正与科罗拉多州州立大学的研究人员合作，共同探讨利用相关电子RAM替代SRAM缓存的可能性。Yeric表示，“目前存在着多种具有发展前景的内存技术……其真正实现需要一些设计基准类专业知识的帮助，而这正是我们的强项。不过目前其仍然处于早期发展阶段。”
原文发布时间为： 2016年10月28日
本文作者：李超